clk gating negedge

오후 3:44 2008-08-27
clk gating negedge
bro@shinbiro.com 조경민
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clk을 gating할 때 gating 신호를 갖고 clk을 and시키면 gated clk신호가 발생될 수 있다.

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clk ___|   |___|   |___|   |___|   |___|   |___|   |___
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gate____|       |_______________|       |____________
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gated___|  |___||_______________|  |___||____________

그러나 위처럼하면 gate 신호 자체가 clk 기준으로 생성하면 delay가 있어서
gated clk은 원래 clk보다 좁은 신호가 생기며 glitch까지 생긴다.

따라서 이를 방지하기 위해서는 gate 클럭을 clk에 대해 반 클럭 전에 발생되도록 해야한다.
즉 gate 신호를 생성할 때는 clk의 반대신호를 기준으로 만들면 된다.

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clk ___|   |___|   |___|   |___|   |___|   |___|   |___
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nclk|   |___|   |___|   |___|   |___|   |___|   |___|
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gate_________|       |_______________|       |____________
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gated__________|   |___________________|   |___________

이러면 gated 신호는 clk과 정확히 동일한 시간을 갖을 수 있다.